Привет Geeks,
Я попытался синтезировать шахтер ASIC с использованием opensourceFPGA исходного кода проекта.
Теперь я закончил первый синтезирующий поток рабочим (работает в течение 18 часов!), И я хотел бы поделиться результатом. Любой комментарий Добро пожаловать!
Кажется, площадь и потребляемая мощность toooo высоки по сравнению с коммерческими чипами.

Библиотека: 0.18um стандарт цифровой CMOS
Полностью развернутый дизайн, 1clk / хэш.
Системные часы: 166MHz.
Хэш скорость: 166MHps
******************* отчет площадь *********************
Количество сетей: 321497
Количество ячеек: 314029
Количество ссылок: 216

Комбинационная площадь: 5414138.137791
Noncombinational площадь: 4252350.976124
Чистая площадь Interconnect: не определено (Wire нагрузка имеет нулевую площадь нетто)

Общая площадь ячейки: 9666489.113914
Общая площадь: не определено

******************* Timing ************************
 время прибытия данных 5,82   

  часы CLK (подъем край) 6.00 6.00
  задержка тактового сигнала сети (идеально) 0.00 6.00
  библиотека время установки -0,18 5,82 
  время 5,82 данные, необходимые 
  --------------------------------------------------------------------------
  время 5,82 данные, необходимые   
  время прибытия данных -5,82   
  --------------------------------------------------------------------------
  слабину (МЕТ) 0,00 

*******************Мощность************************
  Ячейка Внутренняя сила = 2,5293 Вт (68%)
  Чистый Переключение мощности = 1,1864 Вт (32%)
  Cell утечки мощности = 42,3871 мкВт
                         ---------         
Общая динамическая мощность = 3,7157 Вт (100%)
************************************************