Здравствуй

Я понимаю, что это, вероятно, вряд ли произойдет, но я присоединился, как я бы очень хотел несколько советов от TheSeven, если у них есть время. У меня есть один и тот же совет XUPV5 -LZ110T FPGA, как вы (я думаю, что, судя по картинке, я видел), и я пытаюсь получить VHDL шахтер работать.

Во-первых, я мог бы только получить его синтезировать, когда я уменьшил глубину, это было 6, теперь у меня есть это в 2, она могла бы работать больше, но я не проверял еще, это следует ожидать? Кроме того, что я должен подключить порт clk_in к? Я должен был это связанно с CLK_33MHZ_FPGA (AH17), но получили ошибку из программы питона, говоря, что истекло время ожидания ответа. Затем я прочитал сообщение о настройке UART часов делителя, который я пытался сделать на основе формул, которые размещены, но затем получил "испортился сообщение от ПЛИСА: 28" ошибка.

В принципе, я, соединяющей правый булавку clk_in? Я просто пытаюсь его CLK_27MHZ_FPGA в настоящее время. Есть ли что-нибудь еще, что я должен меняться, например, CLKIN_PERIOD в top.vhd? Я попытался изменить его на 30 нс (т.е. 1 / 33МГц-иш) без радости.

Надеюсь, вы будете читать это, или кто-то может помочь.

Спасибо за прочтение..