Серхио Демьян-Лернера обсуждал это в феврале 2015 года в своем блоге:

https://bitslog.wordpress.com/2015/02/17/faster-sha-256-asics-using-carry-reduced-adders/

В основном это интересная идея, но ни Серхио, ни эти 3 ребята обсуждали, как это может повлиять на общий дизайн трубопровода. Похоже, что эти ребята из UIUC рассматривали только один (или, возможно, два) макеты трубопроводов (на запасной аэродром втягивается пунктирными линиями).

Гораздо лучше наука была бы рассмотреть путь больше макетов трубопроводов, включая то, как крайняя 32-полосная конвейерного рябь уноса аспида, который добавляет два 32-битных целых чисел в 32 часов. Это кажется медленным, но область непобедима. По крайней мере, эти ребята явно обсуждали область * задержка продукции. Но это не кажется, что они несли это к окончательному выводу степенных скорости / хэша и области / хэш-скорость (или еще лучше соотношение цены / скорость хеширования).

Но это единственный документ, который я видел, что было на самом деле достаточно смелы, чтобы включить обычный мультипликационный-унос сумматор (RCA) в финальных сравнительных таблицах и графиках.